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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Paísaje del ISA RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo Mental de RISC-V: Arquitectura Load-Store, Registro de Registros (Register File), Orden de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA y Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento del ABI
- Especificación de Arquitectura sin privilegios: mapa de registros de estado especial (CSR), manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento del ABI para la portabilidad binaria entre plataformas
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Herramienta de Compilación
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra (bitness) para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Competencia en la Herramienta de Compilación
- Herramientas basadas en LLVM: Clang, LLVM y Binutils para compilación cruzada en RISC-V
- Scripts del enlazador (linker), secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfiles
- Flujos de trabajo para el desarrollo de herramientas de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizados
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión de memoria insegura (unsafe) y desarrollo bare-metal
- Entornos No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/M mapeado a memoria (MMIO)
- Desarrollo de BSP para RTOS Zephyr y Buildroot para objetivos RISC-V
- Interfaz con periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Potencia y Rendimiento
- Gateado de reloj (clock gating), gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento preciso por ciclo con simuladores de perfiles y contadores de hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas en cuanto a la seguridad
Desarrollo del Kernel de Linux y Bootloaders para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Porting de Coreboot y U-Boot para computadoras de placa única (SBC) con RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de device tree, topología de CPU y desarrollo de controladores para el controlador de interrupciones (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de contenedores (Docker, Kubernetes) en sistemas anfitrión RISC-V
Diseño de SoC RISC-V y Prototipado en FPGA
Arquitectura y Integración de SoC Multinúcleo
- Metodologías de diseño de Red en Chip (NoC) para procesadores multinúcleo RISC-V
- Protocolos de coherencia de caché Axi4/CHI y comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matrices de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basados en FPGA
- Síntesis y implementación en FPGA del núcleo RISC-V (ej. BOOM, VexRiscv, PULP)
- Assertions de SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales de RISC-V y Aceleración Específica por Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulación fusionada (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada según la carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de DSP Personalizado e Instrucciones Específicas por Dominio
- Diseño de aceleradores específicos por dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones en el frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoC de producción
Aceleración de IA y Aprendizaje Automático Periférico en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices sístolicas, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para despliegue en la periferia sobre RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño de la CPU anfitrión RISC-V con NPU acelerador de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Gestión térmica y presupuestación de energía para sistemas de inferencia de IA en la periferia
Seguridad de Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución Confiable
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas (Page Table walker)
- Arquitecturas de Bóveda Segura/TEE para RISC-V: integración con OP-TEE, entornos de ejecución confiables tipo SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación en tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Arquitectura Personalizada Avanzada y Diseño de Extensiones ISA
Arquitectura Específica por Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en el ABI y proceso de envío de especificaciones a RISC-V International
- Diseño de registros personalizados con CBAR (Registros Base de Dirección Personalizada) para despacho de operandos
- Secuenciación de instrucciones, detección de peligros (hazards) y modificaciones de la tubería (pipeline) para extensiones personalizadas
Verificación y Validación de Modificaciones Arquitectónicas Personalizadas
- Diseño del banco de pruebas para extensiones personalizadas: generación dirigida vs. estocástica de estímulos bajo restricciones
- Marcos de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: aseguramiento de que las instrucciones personalizadas funcionen dentro de las limitaciones establecidas del ABI
Aplicaciones Automotrices y Críticas para la Seguridad en RISC-V
Cumplimiento de Estándares de Seguridad Funcional y Automotriz
- Cumplimiento de la norma ISO 26262 de seguridad funcional para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo del manual de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos lockstep y protección de memoria para sistemas RISC-V críticos en cuanto a la seguridad
Aplicaciones Industriales en Tiempo Real y Computación Periférica
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multinúcleo RISC-V
- Desarrollo de pasarelas Industrial IoT con RISC-V: conectividad, análisis en la periferia y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistemas RISC-V de Extremo a Extremo
Proyecto de Ciclo Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de pruebas UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- BSP personalizado para Linux y personalización del toolchain para el núcleo RISC-V personalizado
- Despliegue de cargas de trabajo de IA: integración NPU, cuantización de modelos y evaluación comparativa de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y evaluación comparativa de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación ante el equipo multidisciplinario
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
