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Temario del curso
Fundamentos de la Arquitectura RISC-V y Panorama del Ecosistema
Entorno del ISA de RISC-V y Adopción Industrial
- Filosofía del ISA abierto y panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Archivo de Registros, Ordenación de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento de ABI
- Especificación de Arquitectura sin privilegios: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para la portabilidad binaria entre plataformas
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Herramientas del Compilador
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación sensibles al tamaño de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Competencia en la Cadena de Herramientas del Compilador
- Cadena de herramientas del compilador basada en LLVM: Clang, LLVM, Binutils para la compilación cruzada RISC-V
- Scripts del enlazador, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código guiado por perfilado
- Flujos de trabajo de desarrollo de herramientas de código abierto: construcción, prueba y empaquetado de cadenas de herramientas GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin coste, gestión insegura de memoria y desarrollo bare-metal
- Ambientes No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- RTOS Zephyr y desarrollo BSP Buildroot para objetivos RISC-V
- Interfaz de periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Potencia y Rendimiento
- Apagado de relojes (clock gating), gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento preciso por ciclo con simuladores de perfilado y contadores de rendimiento hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Núcleo Linux y Arranque (Bootloader) para RISC-V
Firmware de Arranque y Ecosistema Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Portado de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Núcleo Linux
- Contribuciones al núcleo principal de RISC-V: superposiciones de árbol de dispositivos (device tree overlays), topología de CPU y desarrollo de controladores de interruptores de interrupción (AIA)
- Desarrollo de BSP del proveedor y configuración del núcleo para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de contenedurización (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura y Integración de SoC Multinúcleo
- Metodologías de diseño Network-on-Chip (NoC) para procesadores RISC-V multinúcleo
- Protocolos de coherencia de caché Axi4/CHI y comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matriz de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis e implementación en FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica por Dominio
Análisis Profundo de la Extensión RV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulación fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada según la carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de DSP Personalizado e Instrucciones Específicas por Dominio
- Diseño de aceleradores específicos por dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware/software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático Periférico en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices sinérgicas (systolic arrays), núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para despliegue periférico en RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con NPU acelerador de IA para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Distribución térmica y presupuestación de energía para sistemas de inferencia de IA periféricos
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas (Page Table walker)
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración OP-TEE, entornos de ejecución confiables clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Diseño de Arquitectura Personalizada Avanzada y Extensiones ISA
Arquitectura Específica por Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación de especificación a RISC-V International
- Diseño personalizado de archivo de registros con CBAR (Custom Base Address Registers) para la distribución de operandos
- Pipelining de instrucciones, detección de riesgos y modificaciones del pipeline para extensiones personalizadas
Verificación y Validación de Modificaciones de Arquitectura Personalizada
- Diseño de bancos de prueba para extensiones personalizadas: generación de estímulos dirigida frente a aleatoria acotada
- Marco de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: aseguramiento de que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones RISC-V Críticas para la Seguridad y Automoción
Seguridad Funcional y Cumplimiento de Normativas Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo del manual de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en bucle (lockstep) y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones de Tiempo Real Industrial y Computación Periférica
- Cumplimiento IEC 61508 SIL y planificación determinista en plataformas multinúcleo RISC-V
- Desarrollo de puerta de enlace IoT industrial con RISC-V: conectividad, análisis periférico y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Integral del Sistema RISC-V
Proyecto de Ciclo Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de prueba UVM y cobertura de verificación formal
- Prototipado FPGA, desarrollo de firmware de arranque e integración de pila de controladores bare-metal
- BSP de Linux y personalización de cadena de herramientas para el núcleo RISC-V personalizado
- Despliegue de carga de trabajo IA: integración NPU, cuantificación de modelos y pruebas de rendimiento (benchmarking)
- Validación de seguridad: imposición PMP, arranque seguro y pruebas de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multidisciplinar
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
